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十
Posted by linex0816 as FPGA
module D_latch(
D, //输入选择地址由开关决定,0:按下,1:未按下
E, //输入选择地址由开关决定,0:按下,1:未按下
Q //输出,0:点亮,1:熄灭
);
input D; //D锁存器输入
input E; //D锁存器输入
output Q; //D锁存器输出
reg Q; //寄存器说明
always @(D or E) //一旦D或则E变化就执行
begin
if(E) //当E=1的时候D才可以赋值给Q,其它状态不执行
Q <= D;
else;
end
endmodule
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